下图很清晰地展示了EMC（电磁兼容性）的完整架构。EMC主要分为EMI（电磁干扰）和EMS（电磁抗扰度）两大类，它们的测试目的都是为了确保设备能在电磁环境中正常工作，但角度截然不同。

下面根据图中的分支，详细说明每项测试的目的及其模拟的现实场景。

一、EMI（电磁干扰）—— 确保设备不“骚扰”别人

这类测试的目的是测量您的设备对外发射的电磁能量是否超标，扮演的是“污染源”角色。

一、标准概述

  GB/T 17626.4-2018《电磁兼容 试验和测量技术 电快速瞬变脉冲群抗扰度试验》是我国电磁兼容（EMC）体系中关于瞬态传导抗扰度的重要基础标准。 该标准等同采用国际标准 IEC 61000-4-4:2012，对电子、电气设备在遭受电快速瞬变脉冲（EFT/Burst）干扰时的性能保持能力进行了统一规定。
EFT/Burst 干扰是由继电器触点跳变、感性负载切换、电源线路中断等事件引起的高频瞬态尖脉冲群。其幅值高、上升沿快、能量密度集中，是电磁干扰中最具代表性的瞬态骚扰类型之一。

二、基本术语与定义

1）电快速瞬变脉冲群 (EFT/B)：由许多快速瞬变脉冲组成的脉冲群，通常由切换感性负载、继电器触点弹跳等动作产生。
2）耦合网络 (Coupling Network)：用于将脉冲群能量从发生器传送到受试设备线路的电路。
3）去耦网络 (Decoupling Network)：用于防止施加到受试设备上的脉冲群干扰影响其他非测试设备的电路。
4）耦合夹 (Coupling Clamp)：一种能在与受试线路无电连接的情况下，以共模形式将干扰信号耦合到受试线路的装置。
5）受试设备 (EUT)：即接受测试的设备。

三、试验解读

电快速瞬变脉冲群由一系列高频窄脉冲组成，其典型波形参数如下：

这些脉冲以群的形式施加到设备电源线、信号线或控制线，通过耦合/去耦网络（CDN） 或 耦合夹具（Capacitive Clamp） 实现注入。

脉冲群特性：标准规定的脉冲群，其单个脉冲上升时间≤5ns，持续时间约50ns。每个脉冲群持续15ms（当重复频率为5kHz时）或0.75ms（当重复频率为100kHz时），脉冲群之间的间隔为300ms。

  为了真实模拟设备在实际运行中可能遇到的雷击或开关切换瞬变造成的电压或电流浪涌，评价电子电气设备对雷击浪涌的抗扰度水平，

一、基本术语与定义

• 浪涌（冲击）：由开关操作或雷电瞬变过电压引起的单极性瞬态脉冲。
• 组合波发生器 (CWG)：能产生标准浪涌波形的设备，例如1.2/50μs开路电压波形和8/20μs短路电流波形，或10/700μs开路电压波形和5/320μs短路电流波形。
• 耦合网络 (CN)：将浪涌能量传递到受试设备线路上的电路。
• 去耦网络 (DN)：防止施加在受试设备上的浪涌影响其他非测试设备或系统的电路。

二、波形和参数定义

2.1）1.2/50μs开路电压波形和8/20μs短路电流波形

GB/T 17626.5-2019给出了一种在实际测试工作中更具可操作性的波形和参数定义。

其中Tw为持续时间，定义为电压波形在上升沿和下降沿分别为50%峰值电压之间经过的时间，T为波前时间，定义为电压波形上升沿在30%峰值电压和90% 峰值电压之间经过的时间：

• 波前时间
  =1.67×T=1.2×(1±30%)µs，1.67为0.9和0.3阈值只差的倒数。
• 持续时间
  =Tw=50×(1±20%)µs

短路电流的波形参数依然为波前时间和持续时间，定义和开路电压一致，不再赘述，标准定义：

• 波前时间: Tf=1.25×Tr=8×(1±20%)µs，1.25为0.9和0.1阈值只差的倒数。
• 持续时间: Td=1.18×Tw=20×(1±20%)µs，1.18为经验值。

一、基本术语与定义

1.1 基本定义

1） ESD（Electrostatic Discharge）静电放电定义：

标准定义：根据 GB/T4365-2003 电工术语 电磁兼容对静电放电的定义：具有不同静电电位的物体靠近或者接触引起的电荷转移。

通用定义：两个具有不同静电电位的物体，由于直接接触或者靠近引起两物体间电荷传递。电荷传递的能量达到一定程度后，击穿其间介质而进行放电的现象就是静电放电。

2）接触放电方法：试验发生器的电极保持与受试设备的并由发生器内的放电开关激励放电的一种 试验方法 。简单来说就是放电枪的尖端直接接触并放电于被测设备的导电部件（如金属外壳、螺钉、接口）。这是优先采用的测试方法，因为其重复性更好

3）空气放电方法：将试验发生器的电极靠近受试设备直至接触到受试设备并由发生器内的放电开关激励放电的一种试验方法。简单来说就是放电枪的圆形电极靠近并快速击穿空气，对被测设备的绝缘表面（如塑料外壳缝隙、屏幕、按键）放电。

4）直接放电（Direct Application)：直接对受试设备进行放电。

5）间接放电（Indirect Application)：对受试设备附近的耦合板实施放电，以模拟人员对受试设备附近的物体的放电。

1.2 重要基本术语

1） 保持时间（Holding Time）： 放电之前，由于泄露而使试验电压下降 ≦10%的时间间隔。
2） 上升时间（Rise Time）： 脉冲瞬时值首次从脉冲幅值的 10%上升到 90%所经历的时间。【GB/T4365-2003 定义 161-02-05】IEC61000-4-2 2008 、GB/T17626-2.2018 版本新增
3） 储能电容器（Energy Storage Capacitor）： 静电放电发生器中的电容器，用以代表人体充电至试验电压值时的电容量。备注：可以是分立元件或者分布电容。
4） 耦合板（Coupling Plane）简称 CP： 一块金属片或者金属板，对其放电用来模拟对受试设备附近物体的静电放电。HCP 为水平耦合板、VCP 为垂直耦合板。

1.3 ESD测试的标准与方法

1. 主要测试标准

2. ESD测试方法

一：差分信号

1、差分信号

差分传输是一种信号传输的技术，区别于传统的一根信号线一根地线的做法，差分传输在这两根线上都传输信号，这两个信号的振幅相同，相位相反。在这两根线上的传输的信号就是差分信号。信号接收端比较这两个电压的差值来判断发送端发送的是逻辑0还是逻辑1。在电路板上，差分走线必须是等长、等宽、紧密靠近、且在同一层面的两根线。

一般类型有：USB、以太网、PCIE、SATA、RS485、RS422、HDMI、LVDS

常用对有：+/-   PM/PN  TXN/TXP

2、差分信号与单端走线的比较

差分信号与传统的一根信号线一根地线（即单端信号）走线的做法相比，其优缺点分别是：

优点：

抗干扰能力强。干扰噪声一般会等值、同时的被加载到两根信号线上，而其差值为0，即，噪声对信号的逻辑意义不产生影响。

能有效抑制电磁干扰（EMI）。由于两根线靠得很近且信号幅值相等，这两根线与地线之间的耦合电磁场的幅值也相等，同时他们的信号极性相反，其电磁场将相互抵消。因此对外界的电磁干扰也小。

时序定位准确。差分信号的接收端是两根线上的信号幅值之差发生正负跳变的点，作为判断逻辑0/1跳变的点的。而普通单端信号以阈值电压作为信号逻辑0/1的跳变点，受阈值电压与信号幅值电压之比的影响较大，不适合低幅度的信号。

缺点：

若电路板的面积非常吃紧，单端信号可以只有一根信号线，地线走地平面，而差分信号一定要走两根等长、等宽、紧密靠近、且在同一层面的线。这样的情况常常发生在芯片的管脚间距很小，以至于只能穿过一根走线的情况下。

二：关于差分的五个常见误区

误区一：认为差分信号不需要地平面作为回流路径，或者认为差分走线彼此为对方提供回流途径。造成这种误区的原因是被表面现象迷惑，或者对高速信号传输的机理认识还不够深入。虽然差分电路对于类似地弹以及其它可能存在于电源和地平面上的噪音信号是不敏感的。地平面的部分回流抵消并不代表差分电路就不以参考平面作为信号返回路径，其实在信号回流分析上，差分走线和普通的单端走线的机理是一致的，即高频信号总是沿着电感最小的回路进行回流，最大的区别在于差分线除了有对地的耦合之外，还存在相互之间的耦合，哪一种耦合强，那一种就成为主要的回流通路。

在PCB 电路设计中，一般差分走线之间的耦合较小，往往只占10~20%的耦合度，更多的还是对地的耦合，所以差分走线的主要回流路径还是存在于地平面。当地平面发生不连续的时候，无参考平面的区域，差分走线之间的耦合才会提供主要的回流通路。尽管参考平面的不连续对差分走线的影响没有对普通的单端走线来的严重，但还是会降低差分信号的质量，增加EMI，要尽量避免。也有些设计人员认为，可以去掉差分走线下方的参考平面，以抑制差分传输中的部分共模信号，但从理论上看这种做法是不可取的，阻抗如何控制？不给共模信号提供地阻抗回路，势必会造成EMI 辐射，这种做法弊大于利。

所以要保持PCB地线层返回路径宽而短。尽量不要跨岛（跨过相邻电源或地层的分隔区域）。比如主板设计中的USB和SATA及PCI-EXPRESS等最好不要有跨岛的做法。保证这些信号的下面是个完整地平面或电源平面。

误区二：认为保持等间距比匹配线长更重要。在实际的PCB 布线中，往往不能同时满足差分设计的要求。由于管脚分布，过孔，以及走线空间等因素存在，必须通过适当的绕线才能达到线长匹配的目的，但带来的结果必然是差分对的部分区域无法平行，其实间距不等造成的影响是微乎其微的，相比较而言，线长不匹配对时序的影响要大得多。再从理论分析来看，间距不一致虽然会导致差分阻抗发生变化，但因为差分对之间的耦合本身就不显着，所以阻抗变化范围也是很小的，通常在10%以内，只相当于一个过孔造成的反射，这对信号传输不会造成明显的影响。而线长一旦不匹配，除了时序上会发生偏移，还给差分信号中引入了共模的成分，降低信号的质量，增加了EMI。

可以这么说，PCB 差分走线的设计中最重要的规则就是匹配线长，其它的规则都可以根据设计要求和实际应用进行灵活处理。同时为了弥补阻抗的匹配可以采用接收端差分线对之间加一匹配电阻。 其值应等于差分阻抗的值。这样信号品质会好些。

所以建议如下两点：

（A）使用终端电阻实现对差分传输线的最大匹配，阻值一般在90～130Ω之间，系统也需要此终端电阻来产生正常工作的差分电压；

（B）最好使用精度1～2%的表面贴电阻跨接在差分线上，必要时也可使用两个阻值各为50Ω的电阻，并在中间通过一个电容接地，以滤去共模噪声。

通常对于差分信号的CLOCK等要求等长的匹配要求是+/-10mils(0.25mm)之内。

误区三：认为差分走线一定要靠的很近。让差分走线靠近无非是为了增强他们的耦合，既可以提高对噪声的免疫力，还能充分利用磁场的相反极性来抵消对外界的电磁干扰。虽说这种做法在大多数情况下是非常有利的，但不是绝对的。如果能保证让它们得到充分的屏蔽，不受外界干扰，那么我们也就不需要再让通过彼此的强耦合达到抗干扰和抑制EMI 的目的了。

**如何才能保证差分走线具有良好的隔离和屏蔽呢？**增大与其它信号走线的间距是最基本的途径之一，电磁场能量是随着距离呈平方关系递减的，一般线间距超过4 倍线宽时，它们之间的干扰就极其微弱了，基本可以忽略。此外，通过地平面的隔离也可以起到很好的屏蔽作用，这种结构在高频的(10G 以上）IC 封装PCB 设计中经常会用采用，被称为CPW 结构，可以保证严格的差分阻抗控制（2Z0）。

差分走线也可以走在不同的信号层中，但一般不建议这种走法，因为不同的层产生的诸如阻抗、过孔的差别会破坏差模传输的效果，引入共模噪声。此外，如果相邻两层耦合不够紧密的话，会降低差分走线抵抗噪声的能力，但如果能保持和周围走线适当的间距，串扰就不是个问题。在一般频率（GHz 以下），EMI也不会是很严重的问题，实验表明，相距500Mils 的差分走线，在3 米之外的辐射能量衰减已经达到60dB，足以满足FCC的电磁辐射标准，所以设计者根本不用过分担心差分线耦合不够而造成电磁不兼容问题。

误区四：差分曼切斯特编码并不是差分信号的一种，它指的是用在每一位开始时的电平跳变来表示逻辑状态“0”，不跳变来表示逻辑状态“1”。但每一位中间的跳变是用来做同步时钟，没有逻辑意义。

误区五：双绞线上面走的不一定是差分信号，单端信号在双绞线上的电磁辐射也比平行走线的辐射小。