本文转自Agilent（安捷伦）官方网站，原文作者李凯。本文简要地介绍了PCI-e 3.0的知识，并详细描述了PCI-e 3.0的测试方法，对于从事高速数字电路设计的读者来说，是一篇很有参考价值的文章。
一. 前言
PCI Express（简称PCI-e）总线是PCI总线的串行版本，其采用多对高速串行的差分信号进行高速传输，每对差分线上的信号速率可以是1代的2.5Gbps、2代的5Gbps以及现在正逐渐开始应用的3代8Gbps。PCI-e标准是由PCI-SIG组织制定，自从推出以来，1代和2代标准已经在PC和Server上逐渐普及，用于支持高速显卡以及其它接口卡对于高速数据传输的要求。出于支持更高总线数据吞吐率的目的，PCI-SIG组织在2010年制定了PCI-e 3.0，即PCI-e 3代的规范。目前，PCI-e 3.0已经开始出现在一些高端的Server上，而在普通PC上的应用也是指日可待。
那么PCI-e 3.0总线究竟有什么特点？对于其测试有什么特殊的地方呢？我们这里就来探讨一下。
二、 PCI-e 3.0简介
2.1 信号速率的变化
首先我们看一下制定PCI-e 3代规范的目的，其目的主要是要在现有的FR4板材和接插件的基础上提供比PCI-e 2代高一倍的有效数据传输速率，同时保持和原有1代、2代设备的兼容。别看这是个简单的目的，但实现起来可不容易。
我们知道，PCI-e 2代在每对差分线上的数据传输速率是5Gbps，相对于1代提高了1倍；而3代要相对于2代把速率也提高一倍，理所当然的是把数据传输速率提高到10Gbps。但是就是这个10Gbps把PCI-SIG给难住了，因为PC和Server上出于成本的考虑，普遍使用便宜的FR4的PCB板材以及廉价的接插件，无论采用什么技术都很难保证10Gbps的信号还能在原来的信号路径上可靠地传输很远的距离（典型距离是15～30cm）。因此PCI-SIG最终决定把PCI-e 3代的数据传输速率定在8Gbps。但是8Gbps比着2代的5Gbps并没有高一倍，所以PCI-SIG决定在3代标准中把在1代和2代中使用的8b/10b编码去掉。我们知道，在PCI-e 1代和2代中为了保证数据的传输密度、直流平衡以及内嵌时钟的目的，每8bit数据会编码成10bit数据传输。因此，5Gbps的实际有效数据传输速率是5Gbps×8b/10b＝4Gbps。这样，如果在PCI-e 3代中不使用8b/10b编码，其有效数据传输速率就能比着 2代的4Gbps提高1倍。但是这样问题又来了，数据如果不经编码传输很难保证数据传输密度和直流平衡，接收端的时钟恢复电路也很容易失锁，于是PCI-e 3代里面采用了扰码的方法，即数据传输前先和一个多项式进行异或，这样传输链路上的数据就看起来比较有随机性，到了接收端再用相同的多项式把数据恢复出来。通过上述方法，PCI-e 3代可以用8Gbps的传输速率实现比2代的5Gbps高1倍的数据传输速率。
2.2 发送端的变化
但是问题远没有结束，即使数据速率只有8Gbps，要在原有的廉价PCB和接插件上实现可靠传输也还要解决一些新的问题。其中最大的问题是信号的损耗，FR4板材对信号高频成分有很大衰减，而信号速率越高，其高频成分越多，所以衰减也就更厉害。下图是不同速率的信号经过10英寸（25.4cm）的FR4板材的PCB传输以后信号的眼图，我们可以看到8Gbps的信号在接收端基本上看不到眼图了，更不要说进行有效的数据接收。
为了解决这个问题，在PCI-e的1代和2代中使用了去加重（De-emphasis）技术，即信号的发射端（TX）在发送信号时对跳变bit（代表信号中的高频成分）加大幅度发送，这样可以部分补偿一下传输线路对高频成分的衰减，从而得到比较好的眼图。
我们现今使用的网络接口均为以太网接口，目前大部分处理器都支持以太网口。目前以太网按照速率主要包括10M、10/100M、1000M三种接口，10M应用已经很少，基本为10/100M所代替。目前我司产品的以太网接口类型主要采用双绞线的RJ45接口，且基本应用于工控领域，因工控领域的特殊性，所以我们对以太网的器件选型以及PCB设计相当考究。从硬件的角度看，以太网接口电路主要由MAC（Media Acc）
下图 1以太网的典型应用。我们的PCB设计基本是按照这个框图来布局布线，下面我们就以这个框图详解以太网有关的布局布线要点。
1.图 2网口变压器没有集成在网口连接器里的参考电路PCB布局、布线图，下面就以图 2介绍以太网电路的布局、布线需注意的要点。
a) RJ45和变压器之间的距离尽可能的短，晶振远离接口、PCB边缘和其他的高频设备、走线或磁性元件周围，PHY层芯片和变压器之间的距离尽可能短，但有时为了顾全整体布局，这一点可能比较难满足，但他们之间的距离最大约10~12cm，器件布局的原则是通常按照信号流向放置，切不可绕来绕去；
b) PHY层芯片的电源滤波按照要芯片要求设计，通常每个电源端都需放置一个退耦电容，他们可以为信号提供一个低阻抗通路，减小电源和地平面间的谐振，为了让电容起到去耦和旁路的作用，故要保证退耦和旁路电容由电容、走线、过孔、焊盘组成的环路面积尽量小，保证引线电感尽量小；
DDR布线通常是一款硬件产品设计中的一个重要的环节，也正是因为其重要性，网络上也有大把的人在探讨DDR布线规则，有很多同行故弄玄虚，把DDR布线说得很难，我在这里要反其道而行之，讲一讲DDR布线最简规则与过程。
如果不是特别说明，每个步骤中的方法同时适用于DDR1，DDR2和DDR3。PCB设计软件以Cadence Allgro 16.3为例。
第一步，确定拓补结构（仅在多片DDR芯片时有用）
首先要确定DDR的拓补结构，一句话，DDR1/2采用星形结构，DDR3采用菊花链结构。
拓补结构只影响地址线的走线方式，不影响数据线。以下是示意图。
星形拓补就是地址线走到两片DDR中间再向两片DDR分别走线，菊花链就是用地址线把两片DDR“串起来”，就像羊肉串，每个DDR都是羊肉串上的一块肉，哈哈，开个玩笑。
第二步，元器件摆放
确定了DDR的拓补结构，就可以进行元器件的摆放，有以下几个原则需要遵守：
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原则一，考虑拓补结构，仔细查看CPU地址线的位置，使得地址线有利于相应的拓补结构
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原则二，地址线上的匹配电阻靠近CPU
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原则三，数据线上的匹配电阻靠近DDR
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原则四，将DDR芯片摆放并旋转，使得DDR数据线尽量短，也就是，DDR芯片的数据引脚靠近CPU
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原则五，如果有VTT端接电阻，将其摆放在地址线可以走到的最远的位置。一般来说，DDR2不需要VTT端接电阻，只有少数CPU需要；DDR3都需要VTT端接电阻。
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原则六，DDR芯片的去耦电容放在靠近DDR芯片相应的引脚
以下是DDR2的元器件摆放示意图（未包括去耦电容），可以很容易看出，地址线可以走到两颗芯片中间然后向两边分，很容易实现星形拓补，同时，数据线会很短。
以下是带有VTT端接电阻的DDR2元器件摆放示意图，在这个例子中，没有串联匹配电阻，VTT端接电阻摆放在了地址线可以到达的最远距离。
以下是DDR3元器件摆放示意图，请注意，这里使用的CPU支持双通道DDR3，所以看到有四片（参考设计是8片）DDR3，其实是每两个组成一个通道，地址线沿着图中绿色的走线传递，实现了菊花链拓补。地址线上的VTT端接电阻摆放在了地址线可以到达的最远的地方。同样地，数据线上的端接电阻也放置在了靠近DDR3芯片的位置，数据线到达CPU的距离很短。同时，可以看到，去耦电容放置在了很靠近DDR3相应电源引脚的地方。
PCB（印刷电路板）普通板与高速板的设计核心差异源于信号频率、传输速率及电磁兼容性（EMC）要求：普通板聚焦“连通性”，高速板需兼顾“信号完整性、电源完整性、EMC 合规性”，从叠层、布线、接地到器件选型均存在系统性区别。
一、高速板与普通板的区别
1、核心设计目标差异
| 维度 | 普通板（低速板） | 高速板（高速信号板） |
|---|---|---|
| 信号频率／速率 | 低频（通常 <100MHz）、低速传输（<1Gbps） | 高频（≥100MHz）、高速传输（≥1Gbps，如 DDR4/5、PCIe4.0/5.0、以太网 10G+） |
| 核心目标 | 实现电路功能连通，降低成本、简化制造 | 保证信号完整性（SI）、电源完整性（PI）、EMC 合规，避免信号失真／干扰 |
| 关键风险点 | 短路、开路、焊盘脱落等基础制造问题 | 反射、串扰、时序偏移、电磁辐射、电源噪声等信号／电磁问题 |
2、核心设计差异
1.材料选择、层叠结构与阻抗控制：普通板“简化”，高速板“精细化”
2.布线设计规则 (Routing Design Rules)：普通板“便捷”，高速板“规则化”
3.高密度互连 (HDI) 与过孔技术：普通板“通孔”，高速板“盲埋孔”
4.接地与电源完整性 (PI) 设计：普通板“简单”，高速板“分区隔离”
5.器件选型与布局：普通板“兼容”，高速板“低噪声”
6.电磁兼容性 (EMC) 与信号完整性 (SI)：普通板“无要求”，高速板“强制合规”
7.散热设计与热管理：普通板“只看载流”，高速板“合理规划”
8.设计验证与仿真：普通板“实物测试”，高速板“仿真优先”
3、制造工艺差异
| 工艺要求 | 普通板 | 高速板 |
|---|---|---|
| 最小线宽／线距 | ≥0.1mm/0.1mm（常规工艺） | ≤0.08mm/0.08mm（精细工艺），部分需0.05mm/0.05mm |
| 介质材料 | 普通 FR-4（介电常数 εr=4.4，损耗角正切 tanδ=0.02） | 高速材料（如 Rogers 4350、Isola FR408HR，εr=3.3-4.0，tanδ≤0.005），降低信号衰减 |
| 阻抗控制 | 无要求 | 有（±10% 或 ±5% 精度），需厂家提供阻抗报告 |
| 钻孔要求 | 常规过孔（孔径≥0.3mm），无需盲埋孔 | 盲埋孔、微过孔（孔径≤0.15mm），减少寄生电感，优化层间连接 |
| 表面处理 | 喷锡、沉金（常规） | 沉金（≥3μm）、化学镀镍钯金（ENPIG），保证高速信号传输稳定性 |
| 检测要求 | 目视检查、通断测试 | 飞针测试、X 光检测（检查 BGA 焊接）、阻抗测试、信号完整性测试 |
4、总结
PCB普通板与高速板的设计差异是系统性的、多维度的。普通板是“能连通就行”，设计重点在成本和工艺简化；高速板是“连通且信号不失真、不干扰”，设计核心围绕“阻抗匹配、等长控制、参考层连续、分区隔离”，需兼顾 SI、PI、EMC 三大完整性要求，从叠层、布线到制造均需精细化设计。
SAMA5D2系列MPU配备了多端口DDR-SDRAM控制器(MPDDRC)。
MPDDRC 是一款高带宽可压缩的 16 位或 32 位双重数据速率(DDR)多端口存储控制器,支持高达 512 字节的 8 字节 DDR2、DDR3、DDR3L、LPDDR1、LPDDR2 和 LPDDR3 设备。数据传输通过一个芯片选择的16/32位数据总线进行。
控制器采用以下电源运行:
- DDR2,LPDR1:1.8V
- DDR3:1.5V
- DDR3L:1.35V
- LPDDR2,LPDDR3:1.2V
原理图介绍
SAMA5D2-XULT development kit配两颗美光的256MB DDR3L(MT41K128M16JT-125-K)
