一、串扰的两种类型与成因

串扰是信号能量通过互容和互感耦合到邻近走线（受害线）的现象。它分为两种：

近端串扰（NEXT）：发生在靠近受害线信号源的一侧。 远端串扰（FEXT）：发生在靠近受害线接收端的一侧。

这两种串扰的大小，取决于容性耦合和感性耦合的强弱对比。

二、串扰的计算公式

$k_b = \frac{1}{4} \left( \frac{C_m}{C_t} + \frac{L_m}{L_t} \right), \quad k_f = \frac{1}{2} \left( \frac{C_m}{C_t} - \frac{L_m}{L_t} \right)$

后向（近端）串扰系数 k_b 和前向（远端）串扰系数 k_f。C_m/C_t 是相互容量与自身容量之比，L_m/L_t 是相互电感与自身电感之比。微带线中感应耦合偏强，k_f 为负。

$L_{sat} = \frac{t_r v}{2}, \quad v = \frac{c}{\sqrt{\varepsilon_{eff}}}$

饱和耦合长度 L_sat 和PCB上的传播速度 v。t_r 是信号上升时间，c 是光速，ε_eff 是有效相对介电常数（约为3）。

$\text{NEXT} = k_b \cdot \min \left( 1, \frac{\ell}{L_{sat}} \right), \quad \text{FEXT} = \frac{|k_f| \ell}{t_r v}$

相对于耦合长度 ℓ 的近端与远端串扰。近端随耦合长度增加但在 L_sat 处饱和，远端不饱和，随耦合长度成正比增大。

一、SRAM与SDRAM的区别

一句话核心区别：
SRAM（静态随机存取存储器）是一种高速、低延迟的存储技术，通常用作CPU缓存；而SDRAM（同步动态随机存取存储器）是一种高容量、高带宽的存储标准，通常用作电脑内存。

为了让你一目了然，我把它们的核心关系与区别整理成了对比表：

📊 SRAM 与 SDRAM 核心区别对比

对比维度	SRAM (静态随机存取存储器)	SDRAM (同步动态随机存取存储器)
存储原理	静态：使用锁存器电路存储数据，无需刷新。	动态：使用电容存储电荷，电荷会泄漏，需要每秒数千次刷新以维持数据。
访问速度	极快（纳秒级，通常 1-10ns），是电脑中最快的存储器之一。	相对较慢（通常在 10-20ns，取决于频率），存在延迟（CAS Latency）。
结构复杂度	高：每个存储单元由 4-6 个晶体管组成，集成度低。	低：每个存储单元仅由 1 个晶体管 + 1 个电容组成，集成度极高。
成本与功耗	昂贵且功耗高（静态功耗大）。	便宜且功耗低（动态功耗，有刷新功耗）。
容量	小（通常为 MB 级），增大容量会导致成本急剧上升。	大（通常为 GB 级），轻松做到几十甚至上百GB。
同步方式	早期多为异步（无时钟信号），现代高速SRAM多为同步（与时钟同步）。	始终同步：所有操作都与系统时钟信号的上升沿严格同步。
主要应用	CPU内部/外部高速缓存（L1/L2/L3 Cache）、寄存器、网络交换机。	电脑主内存（我们常说的内存条，如 DDR4、DDR5）、显卡显存（GDDR6）。

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🔗 两者的关系

它们的关系更像是**“功能互补的搭档”**，而非竞争对手。

1. 各司其职：在计算机系统中，SDRAM 负责存储大量的运行数据（如操作系统、正在运行的软件），因为它的容量大且成本低。而 SRAM 则作为 SDRAM 与 CPU 之间的“高速缓冲池”，将 CPU 最可能马上用到的数据提前从 SDRAM 复制过来，弥补 CPU 与 SDRAM 之间的速度鸿沟。

2. 技术同源：从名称上看，它们都属于 RAM（随机存取存储器），意味着都可以随时读写，且断电后数据都会丢失。

3. SDRAM是DDR的基础：我们熟知的 DDR内存（DDR1-5），其全称是 DDR SDRAM，它就是在 SDRAM 技术上发展而来的，通过在时钟的上升沿和下降沿同时传输数据（双倍速率）来提升带宽。

例子1：外层单端50Ω与内层单端50Ω

以嘉立创六层PCB-JLC06161H-3313(免费/成品板厚1.54mm±10%)-（内层0.5oZ，外层1oZ）作为计算对象，核对立创PCB的计算与SI9000计算的差异性。叠层设计如下：

• L1(Top-信号)
• 压合PP
• L2(GND)
• ==芯板==
• L3(信号)
• 压合PP
• L4(VCC)
• ==芯板==
• L5(GND)
• 压合PP
• L4(BOT-信号)

一、软件基础认知

1. 定位：
   SI9000 是专业计算PCB 阻抗控制（如单端线、差分对、共面波导）的工具，通过电磁场仿真保证信号完整性。

2. 核心界面：

   • 左侧：阻抗模型库（含30+预设模板）
   • 右侧：参数输入区（层叠、线宽、材料等）
   • 底部：实时阻抗结果（目标阻抗 vs 实际计算值）

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二、标准操作流程

步骤1：选择阻抗模型

在左侧模型库中双击选择对应结构：

• 外层单端线：Surface Microstrip
• 内层单端线：Offset Stripline
• 差分线外层：Edge-Coupled Surface Microstrip
• 差分线内层：Edge-Coupled Offset Stripline
• 共面波导：Coplanar Waveguide

步骤2：输入PCB层叠参数

例子1：单端50Ω

以嘉立创四层PCB-JLC04161H-3313(成品板厚1.56mm±10%) -（内层0.5oZ，外层1oZ）作为计算对象，核对立创PCB的计算与SI9000计算的差异性。

DRAM按照产品分类 可以细分为DDR、LPDDR、GDDR、HBM 等

一、DDR

DDR（Double Data Rate SDRAM，双倍速率同步动态随机存储器）主要应用于PC和服务器上，当前已经发展至第五代，每一代的升级主要体现在工作电压越来越低、芯片容量越来越大、传输速率也越来越快。DDR5 于2020 年上市，相较于DDR4，DDR5 传输速度提升约2 倍，同时耗电量降低约20%，当前价格较高成为制约DDR5 发展的主要因素，随着产品单价和产能逐步达到市场要求，加上各大厂商的积极推动，DDR5 渗透率将进一步提升。

📊 DDR1 至 DDR5 颗粒芯片主要指标对比

对比维度	DDR1	DDR2	DDR3	DDR4	DDR5
制程节点	180-130 nm	90-65 nm	65-40 nm	28-16 nm	14-10 nm（12/1β工艺）
单颗粒密度	128 Mb - 1 Gb	256 Mb - 2 Gb	512 Mb - 4 Gb	1 Gb - 16 Gb	16 Gb - 64 Gb
封装类型	TSOP / FBGA	FBGA	FBGA	FBGA / 3DS	FBGA（集成PMIC）/ 3DS（TSV）
预取位数	2位	4位	8位	8位	16位（双通道）
Bank数量	4	4 - 8	8 - 16	16	32（8组 × 4 Banks）
信号传输技术	单端（SSTL_2）	单端（SSTL_18）	单端（SSTL_15）	伪差分（POD）	差分信号 + 均衡技术
工作电压	2.5 V	1.8 V	1.5 V（标准）/ 1.35 V（低电压）	1.2 V（标准）/ 1.05 V（低电压）	集成PMIC（5V输入 → 1.1V输出）
纠错机制	无	无	无	可选外部ECC	片内ECC（单比特纠错）
晶体管数量	~200万	~500万	~1200万	~2500万	~5000万（14nm工艺）
能效比（mW/GB）	12 - 15	8 - 10	5 - 7	3 - 4	1.5 - 2
3D 堆叠技术）	无	无	无	3DS堆叠(部分)	3DS TSV堆叠